(PrimeYield套装工具)
集成经生产验证的设计和制造技术，缩短从设计到量产的周期。
Integration of Production-Proven Design and Manufacturing Technology Accelerates Time to Entitled Yield
概述
PrimeYield是一套综合性的设计良率（design-yield）分析套装工具。PrimeYield针对65nm及以下技术节点，将设计与制造结合了起来，通过为上游设计实施工具提供自动纠正指导，对那些会威胁良品率的设计诱发机制进行精确预测。
目标用户
布局和实体设计人员
缩短设计人员的设计实有回报周期
PrimeYield提供了：
- 以经生产验证制造数据为基础的纠正分析
- 对上游实施工具的关联自动化指导
- 对所有重要的良品率损失机制完全建模
经生产验证的精确度
PrimeYield套装工具以领先代工厂和集成器件制造商（IDM）所采用的经生产验证的技术和制造模块为基础。PrimeYield所拥有的精确度可让设计人员将精力集中到真正有潜力的解决方法上，避免在虚假错误上花费过多精力。
预测和纠正良品率问题
PrimeYield增强了设计人员的能力，为他们提供了一个能够在出光罩之前预测和纠正良品率致命问题的工具，从而防止了此类问题影响关键制程，进而影响产品的良品率。PrimeYield在先进65nm设计方案的可制造性方面赋予设计者更好的控制能力。如此一来，制造商就能够改进制程并最大程度的减少良品率损失。在这种情况下，该设计方案可以更快的达到量产的良品率要求，从而缩短进入市场的时间。
关键良品率问题的全面解决方案
在65nm及以下技术节点，良品率对于一些系统性问题具有很高的敏感度，例如，光蚀刻错误、CMP（化学机械研磨）。为了解决这些关键性良品率问题，PrimeYield套装工具包含了下列模块：
- 光蚀刻合格性校验（LCC）模块能够标出可能的光蚀刻错误和制程变动效应，在设计流程的早期提供给设计人员, 从而为设计人员节省数周的时间。
- 基于模型的CMP能够找到并分析不平整的金属填充处，而这种不平整是导致先进芯片设计发生系统性错误的主要来源。设计人员可以避免额外的寄生效应（例如寄生电容等）。