November 13, 2014

推动嵌入式处理器技术人才培养，为西北地区蓬勃发展的微电子科技及应用产业注入新动力

中国西安，2014年10月31日——为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球领先供应商新思科技公司（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）与西安电子科技大学（简称“西电”）日前宣布：Synopsys和西电已达成合作协议，双方携手在西电微电子学院建立“西安电子科技大学—Synopsys ARC处理器联合培训中心”。该培训中心是Synopsys在中国西北地区开设的第一间嵌入式处理器技术培训中心，双方将携手打造一流的ARC处理器技术培训环境，并通过一系列教育和培训项目帮助西电学生学习基于最新嵌入式处理器的系统级芯片（SoC）的设计方法。该培训中心的建立，正值国际领先半导体厂商以西安为中国西北部中心进一步扩大投资之际，将为西北地区的半导体产业培育更专业的高科技人才，推动中国集成电路产业的整体发展。

作为全球最大的电子设计自动化工具、服务与IP产品供应商，Synopsys从1995年正式进入中国市场以来，秉承“推动产业、成就客户、发展自己”的理念，致力于全方位推动中国集成电路产业的发展。近年来，Synopsys先后与东南大学、华中科技大学等多所研究机构与高校合作成功建立联合培训中心，并长期支持举办面向不同芯片设计领域的培训与竞赛活动。随着2013年Synopsys亚太区第一个全球性知识产权（IP）研发中心在武汉的设立，为本地院校在先进芯片设计和应用等领域开展更深层次的合作创造了环境，推动中国半导体设计业高等级人才的培养和教育。

与此同时，随着三星电子、美光等在西安建立存储器芯片生产厂，以及国内外许多知名半导体公司在西安、武汉和成都等内地城市建立大型全球性的研发中心，使西部地区对高等级IC设计人才的需求全面高涨。产业发展的新趋势加上西电与Synopsys双方在人才培养和产业推动等方面的共同愿景，使Synopsys与西安电子科技大学顺利地达成了共建ARC处理器联合培训中心的合作协议。

“西安电子科技大学不仅注重培养学生具备扎实的理论基础，同时也在教学活动中积极培养学生的创新能力和工程实践技能，并且不断拓宽渠道让同学们学习了解行业中最先进的技术与产品。”西安电子科技大学微电子学院张玉明院长表示。“这次我校与业界龙头Synopsys公司合作在我们微电子学院建立ARC处理器联合培训中心是我们这种教育培养之道的又一个体现，Synopsys先进的ARC处理器技术、以及联合培训中心引入的相关教学培训资源和ARC处理器实验环境，将为同学们掌握国际一流嵌入式处理器技术和先进芯片设计技能搭建起一个全新的平台，也将为Synopsys的客户提供一个良好的培训和学习环境，拓宽未来高技能芯片设计人才的培养渠道。”

Synopsys DesignWare® ARC® 处理器已有近20年的历史，长期以来已被业界广泛应用于各种SoC设计，目前基于ARC处理器的芯片年发货量超过13亿片，国内外各种基于ARC处理器的先进芯片和创新应用不断涌现，对熟悉ARC架构、相关SoC设计与应用的工程人才的需求不断高涨。Synopsys将与西电微电子学院共同致力于联合培训中心的建设；为西电的教学与实验指导老师提供相关的培训，以利于老师将教学与实践经验相结合，为学生提供符合产业技术最新趋势的学习指导。

“与西安电子科技大学共同建设ARC处理器联合培训中心是Synopsys秉承服务中国集成电路产业理念的又一个里程碑，西电微电子学院在50多年来形成的完善教学理念给我们留下了深刻的印象，双方的结合将使西电的同学们和业界用户更深入、更全面地了解和掌握ARC处理器的各种优异性能。”Synopsys公司全球副总裁Rich Goldman先生说：“展望未来，随着物联网等各种嵌入式应用的广泛普及，以及中国集成电路产业在更大范围上的发展，西安电子科技大学-Synopsys联合ARC处理器培训中心，将和Synopsys在中国支持建立的其他联合培训中心一起，为中国IC产业的发展与繁荣提供长期的人才支持。”

October 30, 2014

新提供的28纳米工艺Runset支持双方共同客户核签物理验证

美国加利福尼亚州山景城，2014年10月30日——

亮点

• 中芯国际（SMIC）可提供全面认证的28纳米核签物理验证runset，用于设计规则检查（DRC）、电路布局验证（LVS）和金属层填充

• 认证过的runset使SMIC和Synopsys的共同客户能够充分利用IC Validator的In-Design物理验证和StarRC晶体管级寄生提取等功能

• 正在进行的合作将目标设定于扩大对中芯国际各种工艺技术的覆盖，为双方的共同客户提供更多选择

为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其IC Validator产品已经获得了中芯国际集成电路制造有限公司（SMIC）的认证，用于他们28纳米PolySiON（PS）制造工艺核签物理验证。这项可用性给双方共同的客户提供了更广泛的物理验证领先核签工具选择。经过完全认证合格的设计规则检查（DRC）和电路布局验证（LVS）runset可以从SMIC网站www.smics.com上下载获得。

“正式发布我们对IC Validator的认证是一项重大进展，为一大批我们共同的客户在核签验证方面提供了支持。我们正在扩大我们的28纳米产线试生产直到2014年年底，”SMIC技术开发资深总监Waisum Wong博士说道。“我们期望28纳米产品的生命周期可持续性将超过以往的技术节点，同时，我们很高兴能把IC Validator添加到我们核签基础架构之中。”

作为Synopsys Galaxy™设计平台的一部分，IC Validator是一种用于所有物理验证任务的综合解决方案，这些任务包括DRC、LVS、可制造性提升、电气规则检查（ERC）和金属填充物注入。其现代化的架构和卓越的多核可扩展性使得IC Validator成为越来越多的、从事于小型模拟设计或者大型数字系统级芯片（SoC）设计的客户的核签工具选择。经过晶圆代工厂认证的runset支持带有IC Compiler™布局布线和StarRC™晶体管级寄生提取等功能的Synopsys In-Design物理验证。IC Validator支持在更高级抽象层中进行编码，从而使SMIC的设计规则开发和部署变得流畅，并为双方的共同客户提供了在前沿工艺节点上实现设计所需要的高精度和优异的可扩展性。

“由于制造复杂性给设计人员在更紧凑的开发周期中完成交付带来了更大的压力，因此我们继续与诸如SMIC这样的晶圆代工厂开展紧密合作是重要的，”Synopsys执行副总裁兼设计集团总经理Antun Domic表示。“SMIC的认证表明从事最苛刻设计的设计人员正在如何推动市场迈向更好的核签验证解决方案，这些方案也被紧密地集成在他们的设计流程之中。”

August 12, 2014

竞赛扩展香港赛区，近百位高校及院所的青年IC设计人才参与竞赛

中国北京，2014年8月——为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）日前宣布：受青年学生和研究人员关注的“第九届Synopsys国际微电子奥林匹亚竞赛”（Annual International Microelectronics Olympiad of Armenia， AMO）中国区竞赛在北京和香港两个竞赛地点成功举办，来自全国三十多所高校和科研机构的青年学生参加了此次竞赛。香港首次成为Synopsys国际微电子奥林匹亚竞赛的分赛区，再次体现了Synopsys推动和激励中国微电子和IC设计人才发展的承诺。

为了推动全球微电子技术的发展，发现、激励和吸引青年微电子工程人才，9年前Synopsys公司在全球发起了国际微电子奥林匹亚竞赛，此项国际性微电子科技活动已经成功举办了八届，在全球微电子行业中产生了重大影响，吸引了各国学术机构的支持和参与。中国科学院EDA中心与香港科技大学分别承办了此项竞赛的中国北京赛区和香港赛区，Synopsys通过与这两家合作方携手，吸引了越来越多的教育科研机构和青年学生参与。

Synopsys和赛区本地竞赛承办机构为青年选手们提出了数字集成电路设计和测试、模拟和数模混合集成电路设计和测试、半导体器件与技术以及电子设计自动化的数学和算法问题等各种颇具吸引力和挑战的竞赛项目。在中科院EDA中心和香港科技大学的大力推动和支持下，本年度竞赛的报名人数和参赛选手数量再创新高。

中国科学院EDA中心连续四届承办该项竞赛的中国区比赛，来自中科院微电子所、中科院计算所、中科院半导体所、中科院上海研究所、中国科学院大学、清华大学、北京航空航天大学、北京理工大学、贵州大学、东南大学、南京邮电大学、南京航空航天大学、南昌航空大学、中北大学、哈尔滨工业大学、天津大学、西安电子科技大学、电子科技大学等18所高校和科研机构的近70名选手参加了比赛。14位选手获得北京赛区奖项，来自清华大学电路与系统专业在读博士生孙忆南同学最终赢得了北京赛区的冠军。

今年新开设的香港竞赛地点由香港科技大学承办，并于6月20日在香港科技大学成功举办。共有14位选手参加了香港赛区各奖项的角逐，来自香港科技大学电子和计算机工程系的在读博士GAO Yuan获得香港赛区冠军。GAO Yuan与孙忆南将于今年10月代表中国选手前往亚美尼亚首都埃里温参加年度总决赛。

“香港科大对能够协助Synopsys举办如此重大的微电子竞赛感到非常荣幸，Synopsys主办的亚美尼亚国际微电子奥林匹亚竞赛奖不断挖掘并激发年轻、有才华的工程师，增加年轻工程师专家对微电子的兴趣。”香港科技大学技术转移副教务长兼电子和计算机工程系教授Patrick Yue表示：“通过参赛者在比赛中的成绩，可以更好地应对现今IC设计所面临的挑战与需求。为参赛者增加了认识和交流的机会。”

“本着培养国际性微电子科技人才的目的，中科院EDA中心与Synopsys合作连续第四届举办Synopsys国际微电子奥林匹亚竞赛中国赛区竞赛活动。通过不断扩大对国内参与大学和科研机构的邀请和吸引范围，越来越多的青年学生和科研人员关注和参与此项活动，它已经成为青年微电子科技人才展示才华和交流技艺的重要平台和桥梁。”北京赛区竞赛组委会委员、中科院EDA中心副主任周崟灏博士表示。“中科院EDA中心不仅是微电子领域内著名的研究机构和产业服务平台，也是本领域内领先的微电子科技人才培养机构。在传统的高端人才培养方式与渠道之外，中科院EDA中心也在不断拓宽微电子科技人才培养渠道，与Synopsys合作举办的Synopsys国际微电子奥林匹亚竞赛中国赛区竞赛活动已经成为中科院EDA中心的创新人才培养与交流活动之一。组委会期待更多中国的年轻人走近科学，敢于尝试和创新，这场学术竞技盛会欢迎每一位微电子领域有志青年的参与。”

在此次竞赛期间，Synopsys全球战略与市场副总裁、竞赛全球组委会主席Rich Goldman先生参与了本届北京和香港的活动，同时，Goldman先生为参赛的年轻选手们带来的题为《The Internet of Things (IoT): The Dawning of a New Era》的前沿报告，报告从全球战略市场、主流技术以及教育三个方面生动阐述了半导体行业如何推动全球创新步伐，以及集成电路设计师所面临的全新机遇和挑战，丰富了本届竞赛活动的内容，成为选手们学习交流的一次好机会。

“很高兴看到这么多年轻的同学们来参加本年度的Synopsys国际微电子奥林匹亚竞赛中国赛区竞赛，中国选手在此项竞赛中一直保持着良好的成绩。同时也感谢我们的合作方中科院EDA中心不断创新的组织工作，我们双方共同推动着中国赛区取得越来越大的成功，”Goldman先生表示：“工程师是非常具有挑战性但非常有意义的职业，因为他们将改变这个世界。祝愿广大参赛选手都通过此项赛事学习到更多知识，并希望今年的中国区冠军与其它来自30多个国家的冠军在未来的竞赛取得好成绩。”

作为竞赛的主办方，Synopsys正在将该项竞赛打造成为在全球微电子科技领域内培养和发现人才的重要活动之一。2013年10月，来自22个国家（美国、阿根廷、亚美尼亚、白俄罗斯、巴西、智利、埃及、格鲁吉亚、德国、印度、以色列、约旦、马来西亚、菲律宾、沙特阿拉伯、塞尔维亚、土耳其、阿联酋、乌克兰、越南、俄罗斯和中国)共439位参赛者参与了第八届竞赛。

July 14, 2014

全新Trim NVM IP通过快速擦写将NVM测试时间缩短3倍，同时仍然保证AEC-Q100品质

美国加利福尼亚州山景城，2014年7月8日——

亮点

• Synopsys用于高压工艺的DesignWare® AEON® Trim非挥发性存储器(NVM)IP的面积比现有NVM IP缩小了75%，从而降低了高可靠性汽车IC的成本和尺寸

• 满足严苛的Grade 0汽车温度范围（-40C到150C）和AEC-Q100品质要求

• 与其它IP产品相比，其快速擦写模式和专有的测试模式将NVM测试时间缩短了3倍

• 15年以上数据保持时间，保证汽车和工业安全系统的数据稳定

为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其用于高压工艺的DesignWare AEON Trim NVM IP开始供货。与其它的NVM IP解决方案相比，该款全新的IP将面积缩小达75%，同时有助于降低汽车IC的成本和尺寸。该IP可用于标准的180纳米5V CMOS和BCD工艺，而不需要额外的光罩或工艺步骤。DesignWare NVM IP支持Grade 0汽车应用所需要的宽温度范围，并且超过了AEC-Q100品质标准要求。此外，与其它的NVM解决方案相比，其更快的擦写时间将NVM测试时间缩短了3倍，使设计师能够有效缩短生产测试时间，同时将汽车和工业芯片的测试成本降至最低。

“ZMDI强劲可靠的、符合AEC-Q100的IC提供了先进的传感器信号调节功能和可配置性，并且集成了DesignWare AEON Trim NVM IP，有助于确保高数据保持能力和高可靠性，同时最大限度地减少面积和测试时间，”ZMDI全球和战略质量执行副总裁Michael J. Ohletz博士表示：“设计师需要为标准严苛和环境恶劣的汽车引擎盖内环境挑选元器件，他们需要寻找经过验证的、能够可靠地承担15年或以上关键安全功能的IP解决方案。ZMDI之所以选择了Synopsys的NVM IP，是因为该IP可以满足我们极其严格的规格，以及我们都要生产可靠的、高质量的产品这一共同承诺。”

随着汽车IC市场的增长，设计师需要满足面向汽车引擎盖内极端环境的既定质量和可靠性标准，即使很小的IC也要考虑成本和尺寸因素。高压工艺的DesignWare AEON Trim NVM IP凭借Grade 0级温度范围和15年以上的数据保持能力，使设计师能够实现更严苛和对安全要求很高环境的应用。

用于高压工艺的DesignWare AEON Trim NVM IP包括特殊的测试模式，该模式提高了擦写速度，并且将测试成本和测试时间降低达3倍。例如，该IP包括批量操作，使设计者能够通过单次操作对整个阵列进行快速擦写。此外，设计者可以选择能够模拟温度效应的测试条件和测试标准，从而省去了对整个温度范围的测试。

“开发汽车IC的设计师们越来越希望NVM IP供应商能够支持Grade 0级汽车温度范围和AEC-Q100标准，同时降低IP面积和测试时间，”Synopsys IP和原型设计营销副总裁John Koeter表示：“Synopsys DesignWare AEON Trim NVM IP能够满足或超过他们在各个方面的期望值。带有DesignWare NVM IP的IC每年的发货量超过了5亿片，Synopsys在提供高质量IP的成功记录，使设计师能够满足行业对更小尺寸、更低成本和高性能IC的要求。”

供货

用于高压工艺的DesignWare AEON Trim NVM IP现在已经开始供货，可适用于领先的180纳米5V CMOS和BCD工艺。

关于DesignWare IP

新思科技（Synopsys）是一家为各种SoC设计提供高质量并经硅验证IP解决方案的领先供应商，其丰富的DesignWare IP产品组合包括完整的接口IP解决方案（包括控制器、PHY和下一代验证IP），模拟IP，各种嵌入式存储器，逻辑库，处理器解决方案和子系统。为了加速原型设计、软件开发及SoC集成IP，Synopsys的IP Accelerated 计划提供IP原型设计套件、IP软件开发套件以及定制化IP子系统，加速了将IP集成到SoC的时间。Synopsys在IP质量、全面技术支持以及强大IP开发方法方面的大量投资，使设计者能够降低集成风险，同时缩短上市时间。如需更多有关DesignWare IP的信息，请访问：http://www.synopsys.com/designware。

June 25, 2014

全新DesignWare IP开发套件和定制化子系统加速了原型设计、软件开发及在SoC中集成IP

美国加利福尼亚州山景城，2014年6月——

亮点

• 该项名为“IP Accelerated”的IP加速计划以全新的IP原型设计套件、软件开发套件和定制化IP子系统扩展了Synopsys领先的IP产品组合

• DesignWare IP Prototyping Kits原型设计套件包含一款经过验证的参考设计，可面预装在一个HAPS-DX原型验证系统中的IP，以及一个带有参考驱动的、运行Linux操作系统的软件开发平台

• DesignWare IP Virtual Development Kits虚拟原型开发套件是包含了一个处理器子系统参考设计、一个可配置DesignWare IP模型以及Linux软件栈和参考驱动的软件开发套件（SDK）

• 对于硬件工程师，IP Prototyping Kits原型设计套件提供了一种经过验证的IP配置，它能够针对目标应用轻松修改，以探究各种设计权衡

• 对于软件开发人员，IP Virtual Development Kits虚拟原型开发套件和IP Prototyping Kits原型设计套件都能够作为经过验证的目标，用于早期软件开发、启动、调试和测试

• 为了降低风险并加快上市时间，Synopsys的专家可以协助设计师针对其特定的应用需求来创建和定制IP子系统，并将子系统集成到他们的SoC中

为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）日前宣布：推出其名为“IP Accelerated”的IP加速计划，以帮助设计师显著地减少在其系统级芯片（SoC）中集成IP所需的时间和工作量。该计划扩展了Synopsys已有的、多样化的、已流片验证过的DesignWare® IP产品组合，增加了全新的IP Prototyping Kits原型设计套件、IP Virtual Development Kits虚拟原型开发套件和定制化IP子系统，加速了原型设计、软件开发以及将IP集成到SoC中。通过IP Accelerated加速计划，Synopsys超越了传统IP供应商的范畴，重新定义了客户可从其IP供应商处所期待得到的产品与服务，以帮助设计师通过更省力、更低风险以及更短上市时间的方式成功地实现IP集成。

如需观看多媒体新闻稿内容，请访问：
http://www.synopsys.com/Company/PressRoom/Pages/ip-accelerated-initiative-news-release.aspx

随着SoC硬件和软件越来越复杂，开发人员对IP供应商的需求也越来越多，以帮助他们满足其项目计划。仅凭传统的IP单元块已经不足以应对日益增长的SoC设计和集成挑战。设计师需要一种可以简化IP配置和整个SoC集成的、同时加速其软件开发工作的解决方案。Synopsys IP Accelerated计划提供的解决方案可以帮助设计师应对在IP实现、软件开发和IP集成过程中的挑战。

“由于设计复杂度不断提高、设计成本逐渐上升以及上市时间日趋缩短，预计从2012年到2018年间，第三方IP的使用量将增加一倍以上，”Semico Research公司ASIC和SoC的高级市场分析师Richard Wawrzyniak表示：“像Synopsys一样，越来越多的公司开始转向第三方IP供应商，以便为客户提供诸如IP Accelerated加速计划这样的全面解决方案，以缩减开发成本、降低集成风险同时满足其市场计划。”

DesignWare IP Prototyping Kits原型设计套件

DesignWare IP Prototyping Kits原型设计套件的核心是一款经过验证的参考设计，它使设计师在几分钟内就能够在SoC环境中开始实现IP。IP Prototyping Kits原型系统设计套件提供了所需的关键性硬件和软件单元，以减少IP原型设计和集成工作量，其中包括带有预配置IP和SoC集成逻辑的Synopsys HAPS-DX基于FPGA的原型设计系统、一块PHY子板、仿真测试平台，以及一个可运行在Linux上的基于物理或虚拟早期软件的启动、调试和测试并易于修改的DesignWare ARC®处理器的32位软件开发平台、参考驱动软件和应用案例。设计者可以根据目标应用，通过一个快速迭代流来修改标准的IP配置，该流程环境包括Synopsys的coreConsultant IP配置工具、Synopsys的ProtoCompiler综合和调试工具以及编译脚本。

“由于我们预算的50%都花在了软件开发，我们必需要拥有更深入的系统专业知识，以更好的支持我们的客户，”DisplayLink公司全球销售和营销的资深副总裁John Cummins表示：“我们不仅需要关注获得各个独立IP单元，而且还要关注IP在整个SoC环境中的集成和验证。Synopsys的IP Accelerated计划一举中的，满足直接影响公司IP软件开发和SoC集成能力的关键需求。”

图片：Synopsys DesignWare IP Prototyping Kit原型设计套件

DesignWare IP Virtual Development Kits虚拟原型开发套件

DesignWare IP Virtual Development Kits虚拟原型开发套件是由一个基于多核ARM Cortex-A57 Versatile Express的参考设计和一个可配置DesignWare IP模型组成的软件开发套件。该IP Virtual Development Kits虚拟原型开发套件可运行Linaro Linux，同时包括用于DesignWare IP的参考驱动软件并提供了非侵入式调试的可控性和可见性。

软件开发人员能够采用IP Virtual Development Kits虚拟原型开发套件或者IP Prototyping Kits原型设计套件都作为经过验证的目标，用于SoC开发的同时进行早期软件开发、快速启动、调试和测试。对Linux软件栈即刻可用的支持确保了软件开发人员可立即启动和运行并集中在IP专用软件（例如驱动程序、引导代码、固件）上。

IP Virtual Development Kits虚拟原型开发套件和IP Prototyping Kits原型设计套件两者都能够轻松地插入到现有的软件工具链中，并无缝地与最受欢迎的嵌入式软件调试系统建立接口，以提供系统级的调试和分析功能。该套件能够轻松地被扩展以代表整个SoC，确保提前并加速整个板级支持包（BSP）的开发。

“由于软件的规模和复杂度在不断地增长，半导体公司正在寻找一种全新解决方案，以降低嵌入式软件开发不断增长的成本和工作量，”VDC Research的M2M和嵌入式技术执行副总裁Chris Rommel表示道：“随着半导体公司现在将其50%以上的开发工作量放到了软件之上，Synopsys的DesignWare IP Virtual Development Kit虚拟原型开发套件将使企业在日益由软件驱动的市场中能够保持竞争力。”

子系统集成专业知识

凭借在IP子系统集成方面的丰富知识，Synopsys专家可以协助设计师针对其特定的应用需求来定制DesignWare IP，同时将IP集成到客户的SoC中。客户可以借助Synopsys的IP专业知识来获得预先验证过的、完全集成的子系统，从而降低整体工作量以及IP构建和集成的成本。设计师可以专注于其SoC的差异化，而不是开发或集成基于标准的IP。

“我们的客户一直面临着巨大的上市时间压力以保持竞争力，并且，显而易见的是传统的IP供应方式已经不足以满足他们的需求，”Synopsys副总裁兼解决方案事业部总经理Joachim Kunkel表示：“客户对其IP供应商的期待越来越高，以应对爆发性的软件工作量及其芯片不断增长的复杂度。Synopsys的IP Accelerated加速计划，包括了全新的IP Prototyping Kits原型设计套件、IP Virtual Development Kits虚拟开发套件以及定制化的子系统，能够帮助设计师实现更快速的IP原型设计、更容易的IP集成以及更早进行软件开发。”

供货与资源

用于精选的DesignWare IP Prototyping Kits原型设计套件和IP Virtual Development Kit虚拟原型开发套件现在已经开始供货。

亦可采用以下方式了解DesignWare IP Development Kits开发套件：

• 视频：借助DesignWare IP Prototyping原型设计套件来更快地实现SoC启动和配置

• 视频：利用DesignWare IP Virtual Development Kits虚拟开发套件来加速软件启动和调试

关于DesignWare IP

新思科技（Synopsys）是一家为各种SoC设计提供高质量并经硅验证IP解决方案的领先供应商，其丰富的DesignWare IP产品组合包括完整的接口IP解决方案（包括支持多种常用协议的控制器、PHY和下一代验证IP），模拟IP，各种嵌入式存储器，逻辑库，处理器解决方案和子系统。为了支持软件开发及IP的软硬件集成，Synopsys还为其多种IP产品提供驱动软件、事务级模型和原型。Synopsys的 HAPS®基于FPGA的原型解决方案支持在系统环境中验证IP和SoC。Synopsys的Virtualizer™虚拟原型工具箱使开发人员能够比传统方法提前很久就开始为IP或者整个SoC开发软件。凭借一种稳健的IP开发方法学，以及在质量、IP原型、软件开发及综合性技术支持等领域内的大力投入，Synopsys使设计师能够加快产品的上市并降低集成风险。如需更多有关DesignWare IP的信息，请访问：http://www.synopsys.com/designware。

Five years from now, what will be the leading mobile connectivity standard? If you said 4G, please report to the brainwashing remediation center nearest you immediately. 3G is not only here to stay for the long haul, it’s growing – and will quickly become the preferred choice for M2M deployments.

4G is a fantastic technology for smartphones, but it is overkill for M2M applications that generally don’t resemble streaming multimedia; more often than not, devices send short bursts of intermittent data on M2M networks. However, M2M is still drawn to cellular technology because it offers seamless mobility. Wi-Fi doesn’t work very well for applications that must work on the move – there may be coverage, but leaving the 100m or so radius where a connection was set up means setting up a whole new connection. Regional TV white space coverage is years away from resembling the broad reach of nationwide mobile network coverage.

From the other direction, 2G is waning, even though on a per-device basis it is plenty fast enough for M2M needs. AT&T has a site dedicated to getting M2M users off its 2G network, which it plans to retire by 2017. They cite spectrum efficiency – with UMTS/HSPA ranging from five to ten times better than GPRS – and the stunning growth in numbers of M2M devices creating deficit issues.

And no, small cells don’t fix a deficit problem – they fix signal strength and coverage issues, and help subdivide towers where there is still spectrum left in the neighborhood. Once spectrum is saturated in a dense area, that’s it; the choices are then to get more spectrum, get more efficient encoding, or get fewer devices connecting simultaneously. The number of M2M devices isn’t going to shrink anytime soon, 4G spectrum is precious and expensive, and the build out of smartphone networks for even more users continues globally. This leads to a Cisco projection, all from the Visual Networking Index 2014 mobile forecast update:

This all makes the case for designers of M2M networks and devices flocking to 3G en masse. Just as carriers warmed up to Wi-Fi offload as a way to ease their spectrum and infrastructure crunch, they will also be encouraging and incenting 3G use for M2M networks to keep their 4G spectrum and pipes clear for smartphone subscribers.

Considering just M2M connections, which includes emerging categories such as wearables with a cellular connection, Cisco says the balance shifts to over half 3G technology in the next five years. (An interesting point here: only 13 percent of wearables are expected to have embedded cellular connectivity by 2018, but most will still connect via a smartphone.)

What are the implications for semiconductor IP? The majority of M2M devices will not be on the bleeding edge – so don’t chase it thinking everything is headed there. “Yeah, but 5G will come, and M2M connectivity will then rotate to 4G.” I wouldn’t be so sure about that, at least on the same general beat of a decade between prior technology transitions.

The move to 4G was motivated by ARPU and getting more users on smartphones consuming more data – done, the value of a human user to a carrier has doubled since 2011. Without a similar data rate increase as seen from 3G to 4G, hard to achieve given available spectrum, there is no burning platform pushing carriers to undertake a 5G build out. Plus, we haven’t nearly tapped the full potential of LTE Advanced carrier aggregation and other features, or deployed enough devices worldwide to saturate growth.

Getting the most out of a device will mean a much more agile DSP core – such as the CEVA-XCfamily – that can deal with not only multiple carrier standards worldwide, but differing types of data traffic, all shrunk into tinier and tinier modules using less and less power. The M2M modules we see today from suppliers like Gemalto, Telit, Sierra Wireless, SimCom, and others already carry DSP-enabled SoCs. The trend will be toward software defined radios for M2M combining 3G cellular, Wi-Fi, and perhaps TV white space RAN support inside.

It’s a bit counterintuitive for technologists to think they won’t move to the most advanced standard just entering the mainstream, instead opting for the previous generation. For large M2M networks to succeed, we need to embrace 3G as the now and future connection.

行业领导者们与Synopsys携手将全新的技术产业化

美国加利福尼亚州山景城，2014年3月25日——

亮点

• 设计规划速度提升了10倍，实现速度提升了5倍，容量提升了2倍 – 它们共同使吞吐量加速了10倍

• 构建于全新的可扩展基础架构、时序和解析优化引擎之上

• 已经在成熟和新兴的技术节点上成功生产流片

为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）今日宣布：正式推出将导致游戏规则发生改变的IC Compiler II，它是当前领先业界的布局和布线解决方案IC Compiler™的继任产品，可用于基于成熟和新兴工艺节点的先进设计。得益于在一种全新的多线程架构上完全重构，IC Compiler II引入了超高容量设计规划、独特的时钟构建技术以及先进的global-analytical收敛技术。IC Compiler II通过使物理设计的吞吐量实现了10倍的加速，将产能引入到了一个全新的时代，同时它已经帮助领先客户成功流片。其中的几位客户将在Synopsys用户大会（SNUG）硅谷站分享他们使用IC Compiler II的经验，该大会将在Santa Clara会议中心举办。点击此链接了解早期伙伴使用IC Compiler II的经验。

“从RTL综合到静态时序再到物理综合，Synopsys走出的创新之道已经改变了电子设计。借助IC Compiler II，我们正在接近另一个转折关头。”Synopsys执行副总裁兼设计业务部总经理Antun Domic表示道：“由于面向更高速度全面重构，同时结合了全新开发的算法途径，这项全新的解决方案在吞吐量方面带来无可比拟的改善，为物理设计开启了通往全新天地的大门。”

Synopsys的IC Compiler长期以来一直被认为是先进的高性能设计的明智之选，适用于新兴的、以及成熟的硅工艺技术节点。在几年前，当不断投资以确保IC Compiler保持其领先性时，Synopsys就开始构建一种全新的布局布线系统，其目的是使设计师的产能实现一个数量级的飞跃。Synopsys特有的各种资源组合使这项超大型任务成为可能，包括：雄厚的资源储备去维持各项并行开发的投入，先进的专业技术以追求核心算法中的根本性突破，以及广泛的客户合作提供了实际设计中的使用情况反馈并不断完善新技术，这一举措成就了Synopsys最新的布局布线解决方案IC Compiler II。Synopsys将继续加强和支持IC Compiler，为希望继续使用它的客户提供灵活的选择，在客户选定的时间点上提供升级到IC Compiler II的机会。

IC Compiler II是一种全功能的布局布线系统，其核心是一种全新的多线程基础架构，能够处理例化单元数量大于5亿的设计。为了充分体现其“可重新思考、可重新构建和可重新使用”的开发策略，IC Compiler II基于行业标准的输入和输出格式，以及熟悉的界面和工艺技术文件，同时引进了创新设计存储功能。IC Compiler II从开发之初就关注全芯片级设计，部署新颖的设计规划功能，并使其性能提升了10倍，内存占用则减少了5倍。这使设计人员能够快速地评估多种可选芯片布局方案，以确定设计实现的最佳起点。与这些芯片级功能互补的是单元模块级的功能，它得到了一个新的global-analytical优化引擎、一个全新的时钟发生器以及独特的布线后优化算法功能所支持， 它们结合在一起共同提高了面积、时序和功耗的结果质量（QoR）。IC Compiler II还包含了IC Compiler中所采用的先进技术，例如共轭梯度布局器和ZRoute布线器。与现有的解决方案相比，IC Compiler II使运行时间平均提高5倍，所需内存平均降低2倍。通过将运行时间加速、高超的芯片布局、可实现的QoR以及高效的轻量级环境相结合，能够减少设计迭代次数，进一步提高设计产能。

IC Compiler II开发过程也得益于与一些全球领先的设计团队的密切合作。将于2014年年中开始供货。

关于新思科技

Synopsys加速了全球电子市场中的创新。作为电子设计自动化（EDA）和半导体IP领域内的一位领导者，其软件、IP和设计服务帮助工程师应对设计、验证、系统和制造中的各种挑战。自1986年以来，全世界的工程师使用Synopsys的技术已经设计和创造了数十亿个芯片和系统。更多信息，请访问：http://www.synopsys.com

DesignWare多次可编程NVM IP降低了无线和RFID / NFC标签应用的系统成本

美国加利福尼亚州山景城，2013年11月20日——

亮点

• Synopsys DesignWare® AEON多次可编程（MTP）超低功耗（ULP）非挥发性存储器（NVM）知识产权（IP）已专为功耗和面积敏感的无线应用和RFID/NFC标签而进行了优化。

• 与上一代产品相比，单比特读取功能和低至0.9V的读取操作将功耗降低了90%。

• 通过复用片上现有的模拟模块，面积比以前的Synopsys NVM IP缩小了50%，从而降低了总系统成本。

• 支持高达10万次的擦写次数， 使RFID和NFC标签可被多次重复使用。

• 快速擦写模式使制造厂的擦写时间降低多达70%。

为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys,Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其专为功耗和面积要求严格的无线应用和RFID/NFC集成电路而进行了优化的DesignWare® AEON®多次可编程（MTP）超低功耗（ULP）非易失性存储器（NVM）IP开始供货。与上一代产品相比，通过提供一种单比特位读取功能、低至0.9V的读取操作以及擦写操作中低于10 uA的峰值电流DesignWare AEON MTP ULP NVM IP将功耗降低了90%。降低功耗在移动系统中意味著延长电池的寿命，提高RFID/NFC标签的灵敏度，并允许更小的天线从而减小了标签的尺寸。

“Synopsys的ULP NVM IP降低了功耗并且缩小了面积，使我们能够去巩固我们在UHF RFID标签集成电路（IC）市场上作为一家一站式解决方案供应商的强大地位，” Chipus的首席执行官Murilo Pessatti说道：“作为一家在快速演进的RFID市场中竞争的模拟IP公司，我们需要值得信赖的IP合作伙伴，而Synopsys拥有我们可以信赖的IP质量和支持。基于我们以往利用Synopsys NVM IP所取得的成功，我们坚信Synopsys的ULP NVM IP将支持我们去创造具有竞争力的产品，以满足我们客户在功耗和面积方面的需求。”

“通过在我们量产的180纳米CMOS工艺节点上提供ULP NVM IP，将使我们的客户能够降低其总系统的成本，同时满足RFID和NFC标签的超低功耗的需求。”SilTerra的高级副总裁Yit Loong Lai说道：“DesignWare NVM IP与我们的工艺技术高度匹配，将容量、速度和耐用性能完美融合，必将推动未来物联网相关应用。”

DesignWare AEON MTP ULP NVM IP提供了单比特读取功能，为设计师在设置功耗/时序的权衡点时提供了更大的灵活性，这种权衡点取决于峰值电流和读取时间要求。为了降低工厂擦写测试的成本，该IP包含了一种快速擦写模式，它比上一代产品的擦写时间缩短了70%。由于支持高达10万次的擦写次数，采用DesignWare AEON MTP ULP NVM IP的RFID和NFC的设计师可对其产品针对反复使用而进行多次重复擦写充满信心。另外，该IP集成了关键的高电压产生和分布电路，以简化集成并降低系统成本和面积。

“为了达到其系统功耗和成本的目标，处于充满竞争的无线和RFID/NFC标签市场中的设计师需要为其集成电路选择功耗最低和面积最小的NVM IP，” Synopsys IP和系统营销副总裁John Koeter说道：“Synopsys DesignWare NVM IP拥有业界最多样化的CMOS MTP IP组合，并已经成功地在40多种工艺节点上实现了超过30亿颗的芯片出货量。借助全新的DesignWare AEON MTP ULP NVM IP，Synopsys基于其多年处于领先的NVM技术，提供经过验证的、可降低集成风险同时加速产品上市时间的IP。”

供货

180纳米工艺节点的DesignWare AEON MTP ULP NVM IP已经开始供货。

关于DesignWare IP

Synopsys是一家为各种SoC设计提供高质量和硅验证过IP解决方案的领先供应商，其丰富的DesignWare IP产品系列包括完整的接口IP解决方案，如广为应用的协议控制器、物理层IP（PHY）和验证IP，模拟IP，各种嵌入式存储器，逻辑库，处理器内核和子系统。为了支持软件开发及IP的软硬件集成，Synopsys还为其多种IP产品提供驱动器、事务级模型和原型。Synopsys的 HAPS®基于FPGA的原型解决方案支持在系统环境中验证IP和SoC。Synopsys的Virtualizer虚拟原型工具箱使开发人员能够比传统方法提早很久就开始为IP或者整个SoC开发软件。凭借其健全的IP开发方法学，以及在质量、IP原型、软件开发及综合性技术支持的大力投入，Synopsys帮助设计师能够加快产品的上市并减小集成风险。如需更多有关DesignWare IP的信息，请访问:http://www.synopsys.com/designware。

关于Synopsys

Synopsys加速了全球电子市场中的创新。作为一家电子设计自动化（EDA）和半导体IP领域内的领导者，其软件、IP和服务帮助工程师应对设计、验证、系统和制造中的各种挑战。自1986年以来，全世界的工程师使用Synopsys的技术已经设计和创造了数十亿个芯片和系统。

In our fascination where architecture meets the ideas of Fourier, Nyquist, Reed, Shannon, and others, we almost missed the shift – most digital signal processing isn’t happening on a big piece of silicon called a DSP anymore.

It didn’t start out that way. General purpose CPUs, which can do almost anything given enough code, time, power, and space, were exposed as less than optimal for DSP tasks with real-world embedded constraints. In order for algorithms to thrive in real-time applications, some kind of hardware acceleration was needed.

The DSP-as-a-chip emerged, with tailored pipelining and addressing modes wrapped around multiply-accumulate stages, and in more modern implementations larger word widths and parallelism. Popular general purpose DSP families from Analog Devices, Freescale, TI, and others still exist today, making up about 8% of market revenue according to Will Strauss.

What happened? As DSP became part of more systems, technology diverged targeting specific portions of a system with its capability, in the mix with other more general purpose resources. Four other methods enabling signal and image processing algorithms appeared:

1. Programmable logic and IP, in FPGAs from Altera and Xilinx et al,
2. In-line vector instructions, such as ARM NEON or Freescale AltiVec or Intel AVX,
3. Vector execution units, typical of modern GPUs from AMD and NVIDIA,
4. IP cores for SoCs, including those from CEVA, Coresonic, or Cadence Tensilica.

For every divergence, there is a convergence. Today, flexibility for more than one application is the name of the game, and that is breaking the boundaries between device types. GPUs are morphing into more than just graphics engines, CPUs want to do some DSP algorithms, and DSPs and FPGAs both crave partner cores for more general purpose work.

This is giving rise to new combinations of general purpose cores and DSP capability for acceleration of key functions. Looking at recent multicore developments – TI KeyStone, Xilinx Zynq, NVIDIA Tegra K1 to name a few – the trend is becoming obvious. By no means does this imply these parts are exactly interchangeable, just that the trend is headed away from the traditional DSP-as-a-chip toward a multicore blend of functions.

So, it shouldn’t be a surprise these influences are also changing how DSP IP cores are evolving, getting beyond specialized point functions such as audio and baseband interface. By definition, a DSP IP core sits astride an ARM or other processor core, fitting into the trend we’ve identified. This brings opportunities in interconnect and cache coherency, along with new possibilities.

In a marked departure from the traditional DSP architecture, CEVA has uncorked the XC4500, with features borrowed from almost all the approaches we’ve talked about converging in a single part. Paul McLellan introduced us to the XC4500 last fall, but I’ll mention two items briefly. First is a vector processing element, able to rip through over 400 16-bit operations in a single cycle. Second is the interface between the vector engine and several CEVA-defined plus open to user-defined co-processors, which CEVA terms “tightly coupled extensions”.

It’s a huge jump from DSP point functions in mobile handsets into a crowded field of wireless infrastructure solutions. Will CEVA succeed here? We should keep in mind the Internet of Things is driving us into new territory: software defined everything. Just as the DSP-on-a-chip is no longer the entire processor, the radio is now no longer the entire product. Efficient operation in the space between subscribers and the cloud is going to require a lot more than just protocol engines and baseband processing, and the workload-tuned CEVA XC4500 is another good example of processor evolution.

My guess is what we will see from CEVA and others is a learning cycle or two, where these new DSP architectures continue to evolve, and new application ideas emerge as the right combinations of features and ways for partner cores to use them are discovered. Designers will have to get used to multiple, formerly separate disciplines of thinking – DSP plus vector engine plus ARM core, all tied together via software, being a good example – and how to best partition and coordinate software to achieve system goals.

At the spot software defines everything, the new DSP convergence will probably be found.

在高端网络和计算应用中的高性能PHYIP,它可支持1.25 Gbps至12.5 Gbps的吞吐量并能使其功耗降低多达20%

美国加利福尼亚州山景城，2014年1月28日——

亮点

• 支持1.25 Gbps至12.5 Gbps的数据速率，覆盖多种协议，包括PCI Express® 3.0、SATA 6G、10GBASE-KR、10GBASE-KX4、1000BASE-KX、CEI-6G/11G、SGMII、QSGMII、SFF-8431、CPRI、OBSAI以及JESD204B

• 在一个高性能的模拟前端支持下，通过有损耗的背板和端口侧接口也能实现优异的信号完整性

• 借助对L1子状态的支持、新颖的发射器设计、DFE旁路和半速率架构，能够实现比竞争性解决方案低出多达20%的工作与待机功耗

• 自带扩频时钟的不同的参考时钟（SRIS）、参考时钟共享和片上测试功能，改善了系统设计和效率

为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球领先供应商新思科技公司（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其多协议DesignWare® Enterprise 12G PHY IP正式上市，该物理层知识产权（PHY IP）将使多样化的高端网络和计算应用在功耗降低的同时提升了性能。DesignWare Enterprise 12G PHY是专门为应对设计师们所面临的不断增长的性能/功耗平衡挑战而设计，它使设计师能够轻松地将各种企业级通信协议集成到他们的系统级芯片（SoC）上，包括PCI Express 3.0、SATA 6G、10GBASE-KR、10GBASE-KX4 (XAUI)、1000BASE-KX、CEI-6G/11G、SGMII、QSGMII、SFF-8431、CPRI、OBSAI和JESD204B等，，而使这些SoC具有比竞争性解决方案更高的性能同时功耗降低多达20%。

DesignWare Enterprise 12G PHY包括架构性的创新，以明显地降低企业应用SoC的功耗。这种高性能模拟前端集成了在工作和待机两种运行模式中的省电功能。该混合发送驱动器支持低功耗电压模式和高摆幅电流模式，以及其它的可降低功耗的特性，如在驱动和决策反馈均衡（DFE）旁路模式下的L1子状态、可选的I/ O电源。

高性能的DesignWare Enterprise 12G PHY支持从芯片到芯片、背板和端口侧接口来确保复杂的系统集成。灵活的时钟倍增器单元（CMU）包括多个锁相环（PLL），以便在包括老式系统这样要求最严苛的应用中，穿过长而有损耗的背板传输从1.25 Gbps到12.5 Gbps的高质量数据。该模拟前端包括5级DFE（5-tap DFE）、连续时间线性均衡（CTLE）和前馈均衡（FFE），并带有先进的算法用于启动和任务模式适应，以在高吞吐量通信通道中提升信号完整性。其带有诸如参考时钟转发和PCI Express聚集及二分等先进功能的多通道架构，为设计师提供了一种用于各种高速SoC的灵活的、可扩展的PHY IP解决方案。

“作为一家加入PCI-SIG超过10年的成员，Synopsys在开发PCIe 技术方面已经扮演了一种重要的角色，”PCI-SIG主席兼总裁Al Yanes表示：“其对PCIe 3.0架构的支持有助于使PCI Express生态系统的不断成功。”

“根据数据中心和云处计算的最新趋势，在诸如软件定义联网和低功耗微服务器中，系统架构师正越来越多地在单个SoC中实现多个高带宽通讯协议，”Synopsys公司IP和系统市场副总裁John Koeter评论道：“通过在我们多样化的数据中心IP产品组合中增加DesignWare Enterprise 12G PHY IP，我们能够帮助设计师更好地处理全新云计算架构中的性能和功耗问题。”

供货

采用28纳米工艺技术的DesignWare Enterprise 12G PHY IP已经开始供货，采用14/16纳米FinFET工艺技术的IP正在开发。Synopsys面向数据中心的DesignWare IP产品组合还包括用于40G/10G/1G以太网、DDR4/3、PCI Express 3.0/2.0、USB 3.0/2.0、SATA 6G和ARM® AMBA® AXI4™和 AMBA 3连接器的解决方案，逻辑库与嵌入式存储器；以及Synopsys ARC®处理器，上述所有的产品现在都已可供货。

新思科技（Synopsys）是一家为各种SoC设计提供高质量并经硅验证IP解决方案的领先供应商，其丰富的DesignWare IP产品系列包括完整的接口IP解决方案，如支持多个广泛应用的协议的控制器、物理层IP（PHY）和验证IP，模拟IP，各种嵌入式存储器，逻辑库，处理器内核和子系统。为了支持软件开发及IP的软硬件集成，Synopsys还为其多种IP产品提供驱动器、事务级模型和原型。Synopsys的 HAPS®基于FPGA的原型解决方案支持在系统环境中验证IP和SoC。Synopsys的Virtualizer虚拟原型工具箱使开发人员能够比传统方法提前很多就开始为IP或者整个SoC开发软件。凭借一种稳健的IP开发方法学，以及在质量、IP原型、软件开发及综合性技术支持等领域内的大力投入，Synopsys使设计师能够加快产品的上市并减小集成风险。