RTL （综合）
DC Expert（逻辑综合的工业标准）
Design CompilerTM 或DC ExpertTM 可以将您的Verilog或VHDL语言的高级设计描述转换成优化的门级设计。该Design Compiler系列软件是一完整的解决方案，它支持单层次设计和多层次设计，并能在时序、测试、功耗和面积方面优化同步和异步设计。Design Compiler能检测设计的约束条件，包括在各种负载、温度和电源电压情况下的时序、面积和功耗约束。DC Expert用户还可享受易于升级到DC Ultra，即最好的Design Compiler版本。
Synopsys的RTL综合工具是ASIC设计人员首选的工具，自从1987年以来在全球范围，也是当前90%以上ASIC设计人员广泛使用的软件。使用Design Compiler系列软件仅有低于1%的设计风险。由于几乎所有的硅片供应商、IP供应商和库的供应商都支持Design Compiler，你可以有选择采用工艺的灵活性，Design Compiler不断进行性能改进，支持高性能设计风格包括锁存器和复杂的同步时钟方案。Design Compiler能使IC设计人员以最短的时间获得最佳的设计结果。
● 快速生成、面积有效的ASIC设计，采用用户指定的标准单元或门阵列库可将设计从一种工艺转换成另一种工艺
● 实际得到所有硅片、库和IP供应商的支持
● 能使设计人员有效地进行静态时序分析、测试综合和功耗综合集成，形成完整的解决方案
● 易于从DC Expert升级为DC Ultra
RTL Synthesis
– DC Ultra
– Power Compiler
– DFT Compiler
– DFT MAX
– BSD Compiler